Verilog验证工程师

任职条件：
（1）具有扎实的编程功底及独立完成开发任务的能力。
（2）熟练掌握Verilog语言。
（3）熟练使用VCS、Questasim、Verilator等相关工具。
（4）具备良好的沟通表达能力以及团队合作意识。

专业：
微电子、计算机科学与技术等相关专业。

教育水平：
一本本科及以上学历。

相关经验：
（1）有数据处理与标注相关经验者优先。
（2）有Verilog开发实践经历者优先。
（3）了解处理器架构，熟悉5级流水线、乱序执行等特性者优先。

工作职责：
（1）负责代码验证工作。利用Verilator、VCS等仿真平台，构建TB验证环境，对生成的RTL代码进行功能正确性验证。
（2）搭建验证平台。根据具体DUT设计并实现基于UVM的验证框架。
（3）编写Golden模块。使用SystemVerilog或高级编程语言，开发DUT对应的参考模型模块。

知识技能：
（1）精通Verilog硬件描述语言，能够进行模块化设计，准确描述数字电路的结构与行为。
（2）熟悉Python编程语言的应用。

考核目标：
（1）Verilog代码验证通过率。

拟承担工作：
（1）承担项目中Verilog代码的功能验证任务